НУК, г. Николаев, к. т. н., доц. Сидоренко С. А. , 23 стр.
Хорошая презентация с видео, быстро знакомящая с этапами и методами
синтеза и пост-синтезного моделирования в САПР Active-HDL при
помощи прикладного пакета Xilinx ISE Webpack.
Процесс разработки цифровых устройств на базе FPGA.
Пример реализации перечисленных этапов.
Результат моделирования.
Новый проект в среде Xilinx ISE Webpack.
Окно проекта Project Navigator.
Синтез RTL-схемы для проекта.
Генерация VHDL-модели устройства после имплементации.
Файл с расширением *.sdf.