Норенков И.П. Основы автоматизированного проектирования

Подождите немного. Документ загружается.

5.3.

Система автоматизированного проектирования

радиоэлектронике

Мировые лидеры среди программ конечно-элементного анализа являются программ-

но-методические комплексы

Nastran

Patran

(компания

MSC

Software Corporation)

Ansys

(компания

Ansys

Inc.).

Как

правило,

эти

комплексы включают

себя

ряд

программ, родственных

по

матема-

тическому обеспечению, интерфейсам, общности некоторых используемых модулей.

Эти

программы различаются ориентацией

на

разные приложения, степенью специали-

зации,

ценой

или

выполняемой обслуживающей функцией. Например,

комплексе Ansys

основные решающие модули

позволяют

выполнять анализ механической

прочности,

теплопроводности, динамики жидкостей

газов, акустических

электромагнитных

по-

лей.

Во все

варианты программ входят

пре-

постпроцессоры,

также интерфейс

базой

данных. Предусмотрен экспорт (импорт) данных между

Ansys

ведущими

комп-

лексами

геометрического моделирования

машинной графики.

Мировой

лидер среди средств моделирования механических процессов

на

макро-

уровне путем решения СОДУ

программа Adams,

примером отечественных систем

подобного назначения следует назвать программы

ПА7 и

ПА9.

5.3.

Системы автоматизированного проектирования

радиоэлектронике

Процедуры

проектирования

СБИС

и РЭА

электронике САПР имеют примерно сорокалетнюю историю. Первые

программы анализа электронных схем

проектирования печатных плат появи-

лись

начале 60-х годов

века. Значительным стимулом

для

прогресса

ав-

томатизации

проектирования

электронике (ECAD

—

Electronics

Computer

Aided

Design)

стали разработка

развитие технологии, схемотехники

систе-

мотехники интегральных

схем.

настоящее время

на

рынке интеллектуаль-

ных

технологий имеется большое число программ ECAD, причем процесс

об-

новления

состава

ПО в

САПР ведущих фирм происходит весьма динамично.

Системы ECAD создавались

совершенствовались параллельно

прогрес-

сом

микроэлектроники. Разработчикам систем ECAD приходилось решать

разнообразные

проблемы

по

развитию методологии проектирования сверхболь-

ших

интегральных схем (СБИС), являющихся одними

из

наиболее наукоемких

создаваемых

людьми объектов.

этой методологии заметное место отводит-

ся

языкам проектирования

СБИС

радиоэлектронной аппаратуры (РЭА). Сре-

ди

этих языков особое место принадлежит языку

VHDL,

получившему статус

международного стандарта. Выполняя роль интегрирующего элемента

мар-

шрутах проектирования электронных устройств, язык VHDL стал входным

языком

для

многих программ моделирования

синтеза проектных решений,

связывающим

различные этапы проектирования

единый процесс.

электронике наиболее наукоемкими процедурами, насыщенными слож-

ным

математическим обеспечением, являются процедуры проектирования

СБИС.

значительной мере методы, алгоритмы,

языки,

ориентированные

на

проектирование

СБИС,

могут

применяться

и в

маршрутах проектирования

ра-

диоэлектронных

устройств,

которых микросхемы составляют элементную

базу.

223

Методическое

программное

обеспечение

автоматизированных

систем

Проектирование

СБИС многоуровневое, каждый уровень характеризуется

своим

МО,

используемым

для

моделирования

анализа схем.

функциональ-

ном

проектировании выделяют уровни системный, регистровый

(RTL

—

Transfer

Level,

уровень регистровых передач), логический, схемотехнический,

компонентный

(приборно-технологический).

Общее название регистрового

логического уровней

—

уровень функционально-логический. Преобладает нис-

ходящий

стиль проектирования,

при

котором последовательно выполняются про-

цедуры системного, регистрового

логического уровней.

этих

процедурах

широко

используются ранее принятые унифицированные решения, закреплен-

ные

библиотеках функциональных ячеек, например, сумматоров, мультиплек-

соров,

регистров

и т. п. Эти

библиотеки разрабатывают

помощью процедур

схемотехнического

компонентного проектирования

вне

маршрутов проекти-

рования

конкретных СБИС.

После получения результатов функционально-логического проектирования

приступают

конструкторско-технологическому

проектированию, синтезу

те-

стов

окончательной верификации принятых проектных решений.

Верхний иерархический уровень называют системным, архитектурным

или

поведенческим. Последнее название связано

тем,

что на

этом уровне опери-

руют алгоритмами, подлежащими реализации

СБИС, которые выражают

по-

веденческий

аспект проектируемого изделия. Алгоритмы,

как

правило, пред-

ставляют

на

языках проектирования аппаратуры

(HDL

—

Hardware

Description

Language).

на

системном уровне формулируют требования

функцио-

нальным

схемным характеристикам, определяют общую архитектуру

по-

строения СБИС, выделяют

операционные

(datapath)

управляющие

(FSM—Finite

State

Machine) блоки. Составляют расписание операций заданного алгоритма,

т.

е.

распределяют операции

по

временным тактам (scheduling)

функциональ-

ным

блокам (allocation).

Тем

самым принимают решения

по

распараллелива-

нию

(или) конвейеризации операций, реализуемым

СБИС.

На

уровне регистровых передач выполняют синтез

верификацию схем операцион-

ных и

управляющих блоков, получают функциональные схемы СБИС.

На

логическом уровне, иначе называемом вентильным (gate

level),

преобразуют

RTL-спецификации

схемы вентильного уровня

помощью программ-компиляторов

логики;

здесь используются библиотеки логических элементов

И,

ИЛИ,

И-НЕ

т. п.

последнее время

все

заметнее проявляется тенденция

учета

физических

характеристик

(в

основном

это

задержки)

на

возможно более ранних этапах

нисходящего проектирования.

частности,

эта

тенденция выражается

пла-

нировании

кристалла

(floorplanning)

на

системном уровне.

При

этом определя-

ется

взаимное расположение блоков структурной схемы

на

кристалле (при

многокристальном исполнении блоки предварительно распределяются между

кристаллами)

намечается ориентировочное расположение внешних выводов

блоков.

Это

позволяет приблизительно оценить длины связей

и,

следовательно,

задержки

передаче данных

самом начале разработки,

что

способствует

сокращению

числа итераций

соответственно времени проектирования.

Основными

HDL-языками,

используемыми

современных САПР

при

фун-

кционально-логическом

проектировании, начиная

описания алгоритмов

кон-

224

5.3.

Система автоматизированного проектирования

радиоэлектронике

чая

представлениями логических схем, являются упомянутый выше

VHDL

Verilog.

При

конструкторском проектировании

для

описания топологии

СБИС

широкую

известность получили форматы

EDIF

(Electronic

Design

Interchange

Format)

GIF

(Caltech Intermediate Format). Формат EDIF удобен

для

передачи

данных, включающих списки соединений, параметры

СБИС

или

печатных плат,

спецификации

тестовых наборов, результаты моделирования

т. п.

Формат

CIF

применяют

при

передаче проекта, представленного

на

уровне геометрических

примитивов

управляющих данных,

производство.

процедурам конструкторского проектирования относят планирование кри-

сталла, размещение компонентов

трассировку соединений. Расчет задержек

соединениях

и их

использование

процедуре верификации позволяет уточ-

нить

параметры быстродействия схемы. Результаты конструкторского проек-

тирования

передаются

на

этап синтеза файлов

управляющей информацией

для

генераторов изображений.

современных системах структурного синтеза

на

функционально-логичес-

ком

уровне стремятся получить

не

просто работоспособное решение,

но

реше-

ние

оптимальным компромиссным удовлетворением требований

площади

кристалла,

быстродействию, рассеиваемой мощности,

а в

ряде случаев

и к

тестируемости схемы.

Формализация

процедур структурного синтеза

общем случае затрудни-

тельна, поэтому

для их

эффективного выполнения обычно используют специа-

лизированные

программы, ориентированные

на

ограниченный класс проекти-

руемых

схем.

Характерные особенности технологии изготовления

проектирования

имеют микропроцессоры

схемы памяти, заказные

полуза-

казные

СБИС

(ASIC

—

Application-Specific

Integrated Circuits),

в том

числе про-

граммируемые

логические

интегральные

схемы

(ПЛИС).

Эти

особенности

обу-словливают

различия

методах проектирования схем

требуют

их

отра-

жения

применяемом математическом

программном обеспечении

ECAD.

качестве ПЛИС широко используют программируемые логические схе-

мы

CPLD (Complex

Programmable

Logic

Device)

программируемые вентиль-

ные

матрицы

FPGA

(Field Programmable Gate

Array).

случае использования

CPLD

для

отражения структуры конкретной схемы

инвариантном

по

отно-

шению

приложению множестве функциональных ячеек требуется

выполнить

заключительные технологические операции металлизации.

случае схемы

FPGA

программатор, согласно заданной программе, просто расплавляет име-

ющиеся

перемычки (fuse) или, наоборот,

их

создает, локально ликвидируя тон-

кий

изолирующий слой

(antifase).

Следовательно,

при

использовании CPLD

FPGA

необходимо

помощью САПР выбрать систему связей между ячейка-

ми

программируемого прибора

соответствии

реализуемыми

схеме алго-

ритмами

синтезировать программы управления программатором

или

заклю-

чительной операцией металлизации. Ячейки могут быть достаточно сложными

логическими

схемами, вентилями

или

даже отдельными транзисторами.

На

производстве

кристаллов ПЛИС специализируется

ряд

фирм, например

Xilinx,

Altera,

Actel

другие, зачастую

эти же

фирмы поставляют

ПО для

синтеза

схем

на

производимых

ими

ПЛИС.

225

Методическое

программное

обеспечение

автоматизированных систем

последнее время значительное внимание уделяется процедурам совме-

щенного проектирования программной

аппаратной частей

СБИС

(SW/HW

Software/Hardware

co-design). Если

традиционных маршрутах проектирова-

ния

разделение алгоритмов

на

части, реализуемые программно

аппаратно,

происходит

на

самых ранних шагах,

то в

технологии совмещенного проектиро-

вания

эта

процедура фактически переносится

на

RTL-уровень

и тем

самым

входит

итерационный проектный

цикл,

что

может привести

более обосно-

ванным

проектным решениям. Примером подхода

совмещенному проекти-

рованию может служить методика моделирования

на

уровне исполнения сис-

темы команд,

соответствии

которой моделируются события, происходящие

на

внешних выводах таких устройств,

как

арифметико-логическое, встроенная

внешняя память, системная шина

и т. п.

Благодаря совмещенному проекти-

рованию удается

на

ранних стадиях проектирования

не

только найти

испра-

вить возможные ошибки

аппаратной

программной частях проекта,

но и от-

ладить контролирующие

тесты.

Совмещенное проектирование аппаратных

программных частей успешно

применяют

при

проектировании систем

на

кристалле (SoC

System-on-Chip)

для

встроенной аппаратуры.

При

этом аппаратная часть целевого процессора

представляет собой модель уровня системы команд. Модель может быть опи-

санием архитектуры процессора

или

расписанием работы шины процессора

на

языке

VHDL,

но

возможно использование

аппаратного

тестера.

При

этом

скорость

моделирования сравнительно невелика. Производительность можно

повысить, если моделирование операций обращения

памяти выполнять

не в

аппаратном,

а в

логическом

симуляторе.

Для

проверки работоспособности

оценки параметров синтезированных

схем применяют процедуры анализа (верификации) функциональных

логи-

ческих

схем.

Чаще всего верификацию выполняют

помощью программ

мо-

делирования, ориентированных

на

системный, регистровый

или

вентильный

уровни.

итерационном цикле проектирования моделирование должно выпол-

няться

многократно: сначала

ориентировочными значениями задержек,

за-

тем

после этапа топологического проектирования

уже с

учетом

уточненных

задержек,

обусловленных паразитными параметрами соединений.

Отметим,

что в

СБИС

проводники имеют малые площади поперечных

се-

чений

и,

следовательно, увеличенное сопротивление,

это

приводит

тому,

что

по

мере уменьшения проектных норм начинают доминировать задержки

в со-

единениях.

Эти

задержки имеют заметный разброс

существенно влияют

на

быстродействие схемы, поэтому

во

многих программах логического модели-

рования

имеются модели проводников.

помощью этих моделей рассчитыва-

ются задержки

зависимости

от

результатов трассировки.

Чтобы определить значения параметров схемы, полученных

результате

топологического проектирования, используют специальные программы уточ-

нения

задержек (экстракция параметров).

Для

этих целей возможно примене-

ние

программ схемотехнического моделирования.

226

5.3.

Система

автоматизированного

проектирования

радиоэлектронике

программах временного анализа

на

функционально-логическом уровне пре-

имущественно применяется событийное асинхронное логическое моделирова-

ние

многозначной логикой.

Наряду

асинхронным находит применение синхронное моделирование,

быстродействие которого

на

один-два порядка выше,

чем у

временного анали-

за.

Синхронное моделирование отличается тем,

что на

каждом такте синхро-

сигналов

определяется установившееся состояние схемы,

переходные про-

цессы

не

рассматриваются.

При

этом обычно используется двухзначная логика,

реже четырехзначная.

Синхронное моделирование

не

позволяет верифицировать

схему

доста-

точной степени, поэтому принимаются меры, позволяющие повысить

эффек-

тивность асинхронного событийного анализа.

Еще

более высокое быстродействие верификации можно получить

систе-

мах

эмуляции логики,

которых

по

исходному описанию схемы

на

уровнях вен-

тильном

или RTL

происходит

ее

параллельная эмуляция

на

аппаратных ускори-

телях.

Другое

направление сокращения времени

на

проверку корректности реше-

ний,

принимаемых

при

функционально-логическом проектировании,

связано

методами формальной верификации.

этих методах вместо многократного

моделирования схемы

при

различных тестовых воздействиях выполняют

со-

поставление проектного решения

некоторым эталоном методами, развивае-

мыми

теории дедуктивных систем.

Результаты логического синтеза

виде

VHDL-

или

Verilog-описания

исполь-

зуют

для

синтеза

тестов

передают

на

этап конструкторского проекти-

рования

СБИС.

Актуальность проблемы тестирования обусловлена сравнительно малым

числом внешних выводов

СБИС,

т. е.

ограниченными управляемостью

и на-

блюдаемостью

СБИС. Отметим также,

что

синтез

анализ

тестов

занимают

до 35 %

времени

цикле проектирования

СБИС

и,

несмотря

на

такие затраты,

удается

разрабатывать

тесты

приемлемой полнотой обнаружения констант-

ных

неисправностей только

для

комбинационных схем.

Для

решения проблем тестирования

СБИС

используют специальные

ме-

тоды проектирования самих микросхем. Это, во-первых, методы сканирова-

ния,

преобразующие

режиме тестирования

последовательностные

схемы

комбинационные. Методы сканирования основаны

на

объединении

триггеров,

имеющихся

схеме

или

специально вводимых

нее,

один

или

несколько

сдви-

гающих регистров, управляющих состоянием схемы

управляемых через

по-

следовательный вход.

Во-вторых,

это

методы самотестирования

(BIST—

Built-

Self-Test),

основанные

на

встраивании

кристалл генераторов

тестовых

на-

боров

схем, сжимающих результаты проверки основной части

СБИС

при

этих

тестовых наборах.

Среди

методов сканирования значительное внимание уделяется методу гра-

ничного сканирования

(BS —

boundary-scan},

предназначенному преимуще-

ственно

для

проверки соединений

на

печатных платах

и в

многокристальных

227

Методическое

программное обеспечение автоматизированных систем

СБИС.

этой целью

каждый

чип

вводятся сдвигающие регистры, состоя-

щие

из

ячеек

по

одной

на

каждый внешний вывод. Благодаря ячейкам можно

при

проверке соединений отключать внутрикристальные цепи,

а при

проверке

логической

схемы

подключать

или

внутренние сканирующие

регистры,

или (в

случае

BIST)

генераторы

тестовых

наборов

схемы компрессии результатов.

Для

подключения платы

тестирующему

по BS

прибору достаточно пяти про-

водов.

Для

целей проектирования схем

граничным сканированием разработаны

специальный стандарт

ШЕЕ

1149.1

языки BSDL

HSDL (Boundary

and

Hierarchical Scan Description

Languages),

являющиеся подмножеством

VHDL.

Очевидно,

что

проектирование

схем

тестирования целесообразно выпол-

нять

совместно

синтезом основных схем,

т. е. на

уровнях

RTL и

вентильном.

Основой

ПО

конструкторского проектирования

системах ECAD являются

средства топологического проектирования, среди которых выделяют програм-

мы

разработки топологии (layout) кристаллов СБИС, многокристальных

СБИС

печатных плат.

Конструкторское проектирование СБИС включает

себя

ряд

процедур.

Разрезание (partitioning

или

компоновка) заключается

группировании компо-

нентов

по

критерию связности,

что

необходимо

или для

размещения формиру-

емых групп

отдельных чипах

при

многокристальной реализации,

или для

определения

их

взаимного расположения

одном кристалле

процессе выпол-

нения

последующей процедуры планирования

(floorplanning)

кристалла. Груп-

пы

при

планировании представляют

виде прямоугольников,

их

расположение

обычно определяется

интерактивном режиме,

но

находят применение также

генетические алгоритмы.

Далее следуют процедуры размещения (placement) компонентов, трасси-

ровки

(routing) соединений, сжатия (compaction) топологической схемы, про-

верки

соответствия топологической

принципиальной схем, подготовки

инфор-

мации

для

генераторов изображений. Ответственность процедуры размещения

определяется доминирующим влиянием

на

быстродействие

СБИС

задержек

именно

соединениях. Трассировка состоит

из

глобальной фазы,

во

время

ко-

торой намечается положение трасс,

детальной, которая,

свою очередь, под-

разделяется

на

канальную (channel)

локальную

(switchbox).

Канальная

трас-

сировка

служит

для

конкретизации положения трасс

каналах,

локальная

—

для

проведения соединений между каналами

контактами компонентов. Сжа-

тие

топологии выполняется

во

всех направлениях

позволяет уменьшить зани-

маемую схемой площадь. После исполнения операций размещения

трасси-

ровки

следует оценка задержек

занимаемой площади,

если требования

этим параметрам

не

удовлетворены,

то

дополнительно увеличивают число ите-

раций

для

приближения

оптимальным результатам.

Очевидно,

что при

нисходящем проектировании

большинстве предшеству-

ющих процедур приходится задаваться ориентировочными значениями данных,

истинные значения которых становятся известными только после выполнения

последующих процедур.

Это

обстоятельство обусловливает итерационный

228

5.3.

Система

автоматизированного

проектирования

радиоэлектронике

характер

процесса проектирования

возвратами

от

последующих этапов

пре-

дыдущим, что, естественно, существенно увеличивает затраты

на

проектиро-

вание.

Поэтому продолжается поиск методов сокращения числа итераций

цикле

проектирования СБИС.

Такой

поиск привел

положительным результа-

там,

по

крайней мере,

следующих

двух

направлениях. Первое направление

связано

использованием технологий

так

называемого физического проекти-

рования,

которых стараются

уже на

ранних архитектурном

регистровом

этапах проектирования учитывать физические параметры (задержки, рассеи-

ваемые мощности). Такой

учет

осуществляется благодаря разработке мето-

дов

совместного решения задач, ранее выполнявшихся раздельно (например,

задач

синтеза RTL-схем

схем граничного сканирования).

Второе направление основано

на

разумном сочетании элементов нисходя-

щего

восходящего проектирования,

при

котором

самого начала ориентиро-

вочно

распределяются задержки

мощности между блоками

СБИС,

что по-

зволяет

далее проектировать

эти

блоки независимо один

от

другого.

если

принятые

ранее значения параметров блоков оказываются выполнимыми,

то

дополнительные итерации

не

требуются.

Процедуры схемотехнического проектирования обычно непосредственно

не

входят

маршрут проектирования СБИС.

При

проектировании интеграль-

ных

схем

их

применяют

основном

при

отработке библиотек функциональных

компонентов

СБИС.

Но при

разработке принципиальных электрических схем

радиоэлектронных

устройств

различных приложениях

они

могут стать основ-

ными

проектными процедурами (наряду

конструкторским проектированием

печатных плат).

Схемотехнический анализ может потребоваться также

внутри маршрута

проектирования СБИС. Так,

случае МОП-схем появляется промежуточный

уровень абстракции (switch level) между схемотехническим

вентильным уров-

нями,

на

котором элементами моделей являются

не

вентили,

МОП-транзис-

торы. Благодаря представлению последних

виде переключателей удается

отобразить процессы

схеме более детально,

чем с

помощью программ логи-

ческого

моделирования.

Схемотехническое проектирование радиотехнических схем

(RF-схем)

от-

личается рядом особенностей математических моделей

используемых

ме-

тодов, особенно

области СВЧ-диапазона.

Для

анализа линейных схем обыч-

но

применяют методы расчета полюсов

нулей передаточных характеристик,

моделирование стационарных режимов нелинейных

схем

чаще всего выполня-

ют с

помощью метода гармонического баланса, основанного

на

разложении

неизвестного решения

в ряд

Фурье,

его

подстановки

систему дифференци-

альных уравнений

группированием членов

одинаковыми частотами триго-

нометрических функций,

результате получают

СНАУ,

подлежащие решению.

Сокращение

времени

случае слабо нелинейных схем достигается

при

моде-

лировании

СВЧ-устройств

помощью рядов Вольтерра. Анализ

во

временной

области

для

ряда типов

схем

выполняют

помощью программ типа Spice

пу-

тем

интегрирования СОДУ.

229

Методическое

программное обеспечение

автоматизированных

систем

Приборно-технологическое

(компонентное) проектирование предназначено

для

проектирования приборов (компонентов) интегральных схем. Обычно

вы-

полняют

вертикальное проектирование, касающееся диффузионного профиля

(формирования областей

направлении, перпендикулярном поверхности крис-

талла),

горизонтальное (формирование вида интегрального прибора

поверх-

ностной

плоскости). Компонентное проектирование называют также физичес-

ким,

относя

нему процедуры экстракции параметров спроектированных

соединений.

Моделирование

технологических процессов изготовления

СБИС

относят

технологическому

проектированию, поддерживаемому соответствующими про-

граммами ECAD.

Технологическое

проектирование печатных плат заключается

преобразо-

вании

результатов конструкторского проектирования

файлы управляющей

информации

для

фотоплоттеров

сверлильных станков

ЧПУ.

Примеры

программ

ECAD

Современные

интегрированные

САПР

СБИС

состоят

из

большого числа

программ, различающихся ориентацией

на

различные проектные процедуры

разные

типы схем. Наиболее известными разработчиками интегрированных

САПР

являются фирмы Synopsys, Cadence Design Systems, Mentor Graphics.

Наряду

ними отдельные программы

или

группы программ предлагают мно-

гие

фирмы, работающие

области ECAD.

Компания

Synopsys

известна прежде всего своими программами, ориентированны-

ми

на

синтез проектных решений.

Для

высокоуровневого синтеза предназначена про-

грамма

Synopsys'

Behavioral Compiler.

Этот

компилятор позволяет проектировщику

на

основе заданного поведенческого описания создать

сравнить несколько вариантов

ар-

хитектур, состоящих

из

операционных

управляющих блоков,

затем получить вентиль-

ную

реализацию выбранной архитектуры.

Для

синтеза логических

схем

Synopsys

ис-

пользуют

программы

Expert

и DC

Expert

Plus.

С их

помощью выполняется

многоуровневая оптимизация,

в том

числе оптимизация конечных автоматов, корректи-

ровка логической схемы после определения критического пути, возможен временной

анализ

учетом нелинейных задержек.

целью сокращения числа итераций

при

проектировании схем большого размера

полезно использовать технологию восходящего декомпозиционного проектирования.

Synopsys

эта

технология заключается

предварительном

распределении

временных

других

заданных ограничений между составными частями проектируемой

схемы.

Да-

лее для

каждой части

отдельности синтезируются регистровая

вентильная

структуры

осуществляется

переход

конструкторскому проектированию. Если выдерживается

заданное распределение ограничений,

то

благодаря декомпозиции

несколько

раз

умень-

шается время синтеза

по

сравнению

продолжительностью нисходящего проектирова-

ния.

Для

проектирования

схем

типа

«система-на-кристалле»

Synopsys

разработана тех-

нология, названная «физическим» синтезом,

ее

суть

заключается

учете

физических

свойств СБИС

при

синтезе

на

ранних этапах проектирования. Технологию «физическо-

го»

синтеза реализует группа программ

под

названием Chip Architect Design Planner,

ее

помощью размещают блоки

на

кристалле,

распределяют

внешние выводы, выполня-

ют

верификацию

RTL-схем,

логическую оптимизацию, глобальную трассировку, экст-

ракцию параметров, возможен временной анализ схем.

230

5.3.

Система

автоматизированного

проектирования

радиоэлектронике

Отметим,

что ПО

структурного синтеза строится

на

специализации про-

грамм

на

основе учета

функциональных

технологических

особенностей

про-

ектируемых

схем. Так, имеются программы,

ориентированные

на

синтез схем

применительно

CPLD-

или

FPGA-технологиям,

или

программы

для

синтеза

схем

сигнальных процессоров

(DSP

—

Digital Signal Processor),

на

базе

кото-

рых

проектируют промышленные компьютеры

другие встроенные системы

управления,

например,

транспортными

средствами, бытовой

аппаратурой

т. п.

ПО

для

синтеза сигнальных процессоров

на

поведенческом уровне предлагают фир-

мы

Cadence,

Elanix,

Mentor Graphics, CADIS

и др.

Например, программу

System

View

вместе

библиотекой ELANIX

RF/Analog

Library фирмы Elanix применяют

для

проекти-

рования

DSP

алгоритмов, аналоговых систем

встроенными подсистемами, систем свя-

зи,

систем управления

дискретными

аналоговыми компонентами.

САПР компании Mentor Graphics описание проекта

на

RTL-уровне создается при-

менением программ Design Architect

или

QuickVHDL

переводится

вентильную струк-

туру

помощью программы Autologic.

Для

динамического анализа логических схем

большой сложности предназначена программа QuickSim.

Для

автоматизации процессов

размещения

трассировки

FPGA служит продукт

FPGA

BoardLink.

На

рынке имеется большое число программ верификации результатов функцио-

нально-логического синтеза. Преимущественно

это

программы моделирования

на

уров-

нях

RTL,

вентильном

переключательном.

Примерами таких программ могут служить Pearl

(Synopsys),

Verilog-XL

Turbo

(Cadence),

TimeMill

(Epic Design Technology), Voyager

(IKOS

Systems)

и др.

Компа-

ния

Model Technology

разрабатывает

ASIC-,

FPGA-

CPLD-проекты

на

базе

VHDL,

Verilog

смешанных HDL-описаний, выполняя моделирование

на

регистровом

вентильном

уровнях

помощью программ серии ModelSim. Компания

Simucad

предлагает програм-

му

Silos

III для

моделирования сложных ASIC

FPGA-схем.

Оригинальная

технология проектирования СБИС реализована компанией Mentor

Graphics

программе Таи. Особенностью технологии является временная верификация

схем

учетом задержек

как в

элементах,

так и в

межсоединениях схем, причем

до

выпол-

нения

операций трассировки,

что

может заметно снизить продолжительность проекти-

рования.

Достигается

это

предварительным распределением задержек между блоками

ячейками

выполнением последующего топологического проектирования, исходя

из

уже

заданных временных ограничений.

САПР компании

Mentor

Graphics перевод логической схемы

топологическую

(layout) осуществляется

помощью программ AutoCell

при

использовании стандарт-

ной

библиотеки ячеек,

Block

или

Graph

- при

использовании библиотек заказчика.

Программа

AutoActive

предназначена

для

трассировки

печатных платах.

Для

опре-

деления значений параметров

схем,

получившихся после топологического проектирова-

ния,

используют программы

Verify

Accusim.

САПР компании

Synopsys

топологическое проектирование СБИС выполняют

помощью таких программ,

как

SLE-XP

—

интерактивный редактор топологии, FlexPla-

се —

программа

для

размещения компонентов

и др.

компании Mentor Graphics создана развитая система тестирования СБИС. Имеются

программы

для

анализа тестируемости

схем,

выбора способа объединения

триггеров

сканирующие

регистры, автоматического проектирования

как

схем граничного скани-

рования

соответствии

со

стандартом

ШЕЕ

1149.1,

так и

схем встроенного самотестиро-

вания

BIST

для

логической части СБИС

и для

схем памяти. Программы

FastScan

FlexTest

генерируют тестовые наборы

для

сканируемых

схем

со

сложностью

до

1,5

млн

вентилей.

Примером программ проектирования

схем

граничным сканированием может слу-

жить

также

BSD

Compiler фирмы

Synopsys.

Получив файл

исходным описанием схе-

мы

на

уровне

регистровых

передач,

BSD

Compiler синтезирует схемы граничного

скани-

231

Методическое

программное

обеспечение

автоматизированных

систем

рования

(BS-логику),

используя заранее созданную библиотеку

BS-ячеек,

генерирует

файл

данными

на

языке

BSDL

для

функционального тестирования

производственно-

го

контроля.

компиляторе проверяется соответствие результатов синтеза стандарту

ШЕЕ

1149.1,

учитываются требования минимизации задержек

площади

BS-части

кри-

сталла.

Среди

программного обеспечения проектирования печатных плат

для

платформы

Wintel

хорошо известны система OrCAD, программы

SPECCTRA

РСВ

Design Studio (Cadence Design Systems), системы

P-CAD

Protel 99SE

(Protel

International),

также некоторые другие.

После объединения

1999

г.

компаний OrCAD

Cadence Design Systems система

моделирования

сквозного проектирования аналого-цифровых электронных устройств

OrCAD продолжает развиваться

настоящее время представлена своей версией OrCAD

9.2.

помощью ряда редакторов, имеющихся

OrCAD, выполняется интерактивное про-

ектирование

печатных плат. Имеются программы размещения компонентов,

автотрассировки проводников

создания управляющих файлов

для

фотоплоттеров.

состав системы входят также

средства

для

анализа

оптимизации электронных

схем

проектирования

устройств

на

ПЛИС. Поэтому система OrCAD признана

как

система

сквозного

проектирования РЭА.

Программа

SPECCTRA компании

Cadence

—

одна

из

наиболее

мощных программ

проектирования

печатных плат

—

может выполнять размещение

трассировку

как в

интерактивном,

так и в

автоматическом режиме. Размещение происходит

за

несколько

проходов,

во

время которых выявляются

устраняются конфликты типа пересечений

проводников

одном слое

или

нарушения проектных норм.

Широко

известна система проектирования печатных

плат

P-CAD. Последняя версия

этой

системы,

именовавшаяся

Accel

EDA

15.0,

после слияния

компаний

Accel

Technologic

Protel International получила название P-CAD

2000.

С ее

помощью выполняют полный

цикл

проектирования

печатных плат, включая интерактивное размещение компонентов,

трассировку

проводников

выпуск документации. Автоматическое размещение ком-

понентов

на

плате

автоматическая трассировка проводников осуществляются

помо-

щью

отдельно поставляемого пакета SPECCTRA.

системе P-CAD имеются библиотека корпусов микросхем, библиотека современ-

ных

импортных электрорадиоэлементов, которую можно пополнить библиотеками оте-

чественной элементной базы, препроцессоры подготовки информации

для

изготовле-

ния

фотошаблонов

форматах ряда известных фотоплоттеров. Поддержка текстовых

форматов

DXF

PDIF позволяет обмениваться информацией

такими распространен-

ными

пакетами,

как

AutoCAD, OrCAD,

Viewlogic

и др.

Компания

Protel International (новое название

Altium)

предлагает наряду

P-CAD

2000

систему сквозного проектирования

РЭА

Protel

99SE

собственной разработки, име-

ющую возможности, аналогичные возможностям системы P-CAD

2000.

Автоматическое размещение

трассировка реализуются

и в

ряде других САПР

пе-

чатных плат,

частности

отечественной САПР RELIEF

оригинальным алгоритмом

быстрой плотной упаковки разногабаритных элементов. Алгоритм основан

уа

много-

кратном

дихотомическом делении множества размещаемых элементов.

Конструкторское

проектирование

РЭА

включает также задачи разводки кабелей, ана-

лиза

механической прочности

тепловых режимов, поэтому

компания

РТС

ввела

свою

машиностроительную

САПР

Pro/ENGINEER

дополнительные модули

для

задач размеще-

ния

компонентов

3£>-кабелей.

Примерами программ анализа тепловых режимов могут

служить

программы

AutoTherm

FLOTHERM

САПР

компании

Mentor Graphics. Пер-

вую из них

используют

для

расчета тепловых режимов

на

уровне печатных плат, вторую

- на

более высоких иерархических уровнях

конструкциях

РЭА для

принятия обосно-

ванных

решений

по

размещению конструктивов

вентиляторов.

помощью отече-

ственной программы Асоника,

разработанной

МГИЭМ,

проводят

расчеты

конструк-

232