Огородов В.А. Лекции по ОСРВ

Подождите немного. Документ загружается.

11.4. Процессоры Intel 80x86

Все перечисленные ниже процессоры удовлетворяют стандарту на PowerPC и отличаются набором

аппаратных устройств.

PowerPC 603 (1993, 1600000 транзисторов):

•65535 8Кб кэш инструкций + 8Кб кэш данных (32-бит Гарвардская архитектура)

•65535 5 независимых исполняющих устройств: 1 IU + 1 FPU + 1 BU + 1 load/store unit + 1

system register unit

•65535 FPU конвейеризировано, так, что инструкции сложения и умножения одинарной

точности могут обрабатываться каждый цикл

•65535 4-х стадийный конвейер

•65535 MMU, выполняющее сегментную и страничную трансляцию адреса из 52-битного

логического адреса в 32-битный физический адрес

•65535 два 64-входовых TLB

•65535 потребление 3Вт на частоте 80MHz, четыре программно контролируемых режима

экономии энергии

PowerPC бОЗе (1993, 1600000 транзисторов):

Вариант PowerPC 603 для настольных систем, частота до 2 lOMIlz

PowerPC 604 (1994, 3600000 транзисторов):

•65535 суперскалярный процессор (4 инструкции за цикл)

•65535 16Кб кэш инструкций + 16Кб кэш данных (32-бит Гарвардская архитектура)

•65535 6 независимых исполняющих устройств: 3 IU + 1 FPU + 1 BU + 1 load/store unit

•65535 6-ти стадийный конвейер

•65535 два 128-входовых TLB

•65535 возможность последовательного выполнения инструкций

•65535 переименование регистров (register renaming)

•65535 динамическое предсказание переходов

•65535 поддержка многопроцессорности посредством специального протокола синхро-

низации кэшей

• потребление 10Вт на частоте 100MHz, один программно контролируемый режим экономии

энергии

PowerPC 604е (1994, 3600000 транзисторов):

Вариант PowerPC 604 для настольных систем, частота до 300MHz

PowerPC 620 (1995, 7000000 транзисторов, на частоте 133MHz 225 specint 92, 300 specfp 92):

•65535 128-бит шина данных, 40-бит шина адреса, 64-бит регистры

•65535 суперскалярный процессор (б инструкций за цикл)

•65535 32Кб кэш инструкций + 32Кб кэш данных (64-бит Гарвардская архитектура)

•65535 6 независимых исполняющих устройств: 2 IU + 1 FPU + 1 BU + 1 load/store unit + 1

complex unit

•65535 5-ти стадийный конвейер

•65535 2-х уровневое MMU, первичное MMU имеет 64-входовый TLB, вторичное MMU

имеет 128-входовый TLB

•65535 для ускорения переходов count register (ctr) имеет теневой регистр, в который он

переименовывается во время перехода

•65535 интегрированный контроллер L2 кэша

11. Архитектуры процессоров

•65535 потребление 30Вт на частоте 100MHz, один программно контролируемый режим

экономии энергии

PowerPC G3 (1997, не более 30000000 транзисторов, частота 300MHz):

развитие PowerPC 620, интегрированный L2 кэш

PowerPC G4 (1998, не более 50000000 транзисторов, частота 400MHz):

развитие PowerPC G3

IBM PowerPC 403 (1994):

•65535 PowerPC микроконтроллер

•65535 2Кб кэш инструкций + 1Кб кэш данных (32-бит Гарвардская архитектура)

•65535 периферийные интерфейсные устройства: интерфейс шины, DMA контроллер,

контроллер прерываний (на 6 запросов), последовательный порт

•65535 до восьми интерфейсов банков памяти и устройств ввода/вывода

•65535 4 таймера

•65535 низкое потребление энергии

Motorola МРС500 (1994, 40 MIPS, 25MHz):

•65535 PowerPC микроконтроллер

•65535 4Кб кэш инструкций

•65535 1Кб SRAM

•65535 4 независимых исполняющих устройств: 1 IU + 1 FPU + 1 BU + 1 load/store unit

•65535 контроллер прерываний на 32 запроса (время задержки lmks на частоте 25MHz)

•65535 контроллер памяти, способный управлять 12 микросхемами памяти

•65535 встроенный автотест

•65535 очень низкое потребление энергии (530mW)

Motorola PowerQUICC (1996, 52 MIPS, 40MHz):

• улучшенная версия QUICC (M68360)

•65535 ядро CPU32+ заменено на ядро МРС500

•65535 4 высокоскоростных последовательных коммуникационных канала контролируются

выделенным RISC коммуникационным процессором, работающим независимо от основного

процессора

•65535 PowerQUICC по сравнению с QUICC имеет контроллер PCMCIA 2.01 и аналог

процессора DSP

11.5.3. Программная модель

Прикладной программе доступны следующие регистры.

32 целочисленных регистра общего назначения (РОН) г0 - г31:

содержат слово (32/64 бит)

32 регистра с плавающей точкой f0 - f31:

содержат значение с плавающей точкой (64 бит)

cr (condi3on register):

это 32-битный регистр, разделенный на восемь 4-х битных полей сг0-сг7. Поля регистра сг могут

быть установлены одним из следующих способов.

•65535 Указанное поле регистра с г может быть установлено с помощью инструкции

пересылки mtcrf в сг из РОН.

•65535 Указанное поле регистра с г может быть установлено с помощью инструкции

пересылки mcrf в сг из другого поля сг.

11.4. Процессоры Intel 80x86

•65535 Указанное поле регистра хег может быть скопировано в регистр с г с помощью

инструкции mcrxr.

•65535 Указанное поле регистра fpscr может быть скопировано в регистр сг с помощью

инструкции mcrfs.

•65535 Поля регистра сг могут быть изменены с помощью логических операций, опре-

деленных над полями сг.

•65535 сгО может быть неявным результатом целочисленной инструкции. Все целочис-

ленные инструкции имеют бит Rc; если его установить, то биты в сгО будут установлены

сравнением результата инструкции с нулем.

•65535 crl может быть неявным результатом инструкции с плавающей точкой и указывать

на статус исключения с плавающей точкой. Все инструкции с плавающей точкой имеют бит

Rc; если его установить, то биты в crl будут установлены копированием соответствующих

битов из fpscr.

•65535 Указанное поле регистра с г может быть результатом целочисленной или веще-

ственной инструкции сравнения.

fpscr (Floa3ng Point Status and Control Register):

это 32-битный регистр, содержащий все биты сигналов исключений для операций с плавающей

точкой, биты суммарных исключений, биты разрешения исключений, биты управления

округлением, необходимые для удовлетворения стандарту IEEE 754.

хег register:

это 32-битный регистр, содержащий флаги переполнения и переносов для целочисленных

операций. Также содержит число байтов, которые нужно передать в инструкциях Load String Word

Indexed (Iswx) или Store String Word Indexed (stswx)

Ir (link register):

это 32/64-битный регистр, содержащий адрес перехода для инструкций Branch Conditional to Link

ctr (count register):

это 32/64-битный регистр, содержащий счетчик цикла, который может быть декре-ментирован в

течение выполнения надлежащим образом закодированных инструкций перехода. Регистр ctr

может также содержать адрес перехода для инструкции Branch Conditional to Count Register (bcctr).

Поддерживаются следующие два режима адресации памяти.

• адрес = (rA|0)+onset (включая onset=0)

• адрес = (гА|0)+гВ где

обозначено

•65535 (гА|0) - РОН rl... г31, если гА не равно гО, иначе О

•65535 onset - 16-бит смещение (знаково расширяемое)

•65535 гВ - РОН гО... г31

Все инструкции (за исключением load/store) имеют операнды в регистрах и потому размер всех

операндов равен размеру слова (32/64 бит). Подавляющее большинство инструкций -трехоперандные, хотя

существует инструкция с 6-ю операндами.

В большинстве арифметических инструкций можно установить код условия сгО по результату.

Отметим, что несмотря на принадлежность к классу RISC процессоров, PowerPC имеет даже больше

инструкций, чем классический CISC процессор Motorola 68ххх.

11.6. Процессоры SPARC

В 1987 году Sun Microsystems аннонсировала SUN-4 - первую компьютерную систему, основанную на

новой RISC CPU архитектуре SPARC (Scalable Processor ARChitecture). В отличие от многих других

процессоров, SPARC позиционировался как открытая архитектура, которую могут использовать все.

11. Архитектуры процессоров

11.6.1. Общий обзор

SPARC процессоры используют Берклевскую архитектуру, основанную на регистровых окнах.

Внутренние регистры образуют блоки с частичным перекрытием. Исследователи Беркли предложили

использовать внутренний стек для того, чтобы избежать сохранения и восстановления регистров во внешней

памяти. Основной целью было ускорение вызовов процедур за счет минимизации числа обращений к

памяти, требуемых для передачи параметров и получения результата.

В каждый момент времени функция может иметь доступ к 32 регистрам: 8 global registers (гО - г7, общие

для всех функций) и окну из 24 регистров (г8 - г31). Регистровые окна перекрываются по 8-ми регистрам. В

каждой функции выделяют 8 in registers (r24 - г31 или Ю - 17) (совпадают с out registers в процедуре,

вызвавшей данную), 8 local registers (г1б - г23 или 10 - 17) (доступны только данной процедуре) и 8 out

registers (r8 - г15 или оО - о7) (совпадают с in registers в любой процедуре, вызванной данной). При вызове

функции происходит переключение окон, так, что вызванная функция получает новый набор регистров 10 -

17, оО - о7 и разделяет регистры Ю - 17 с вызвавшей функцией (где они адресовались как оО -о7). Поэтому в

регистрах оО - о7 удобно размещать параметры для вызванной процедуры, в регистрах 10 - 17 - локальные

переменные.

Размер каждого окна - 16 регистров (8 out + 8 local регистров). Фирма SUN специфицировала, что число

окон может быть от 2 до 32 (в зависимости от реализации). Тем самым общее число регистров в окнах - от 40

(2x16+8) до 520 (32x16+8).

Если глубина вложенности функций превышает число окон, то процессор генерирует прерывание и

операционная система должна сохранить часть окон в памяти.

Существует возможность вызвать функцию без переключения окон.

Другой важной особенностью SPARC архитектуры являются delay slots (см. с. 60).

11.6.2. Основные члены семейства

Реализация всех SPARC процессоров удовлетворяет версии архитектуры SPARC с тем или иным

номером. Важнейшей функцией SPARC International Compatibility and Compliance Committee является

выработка и публикация SPARC Compliance Definitions, а также инструкций по переходу от одного

определения к другому.

Каждый процессор в приведенных ниже технических данных обладает всеми возможностями

предыдущих процессоров для обеспечения совместимости.

SPARC (1987, 55000 транзисторов, 33 MHz, 20 MIPS):

•65535 136 32-бит регистров

•65535 32-бит шина адреса и данных

•65535 4-х стадийный конвейер

•65535 2 исполняющих устройства: 1 IU (data + address) + 1 shift unit

•65535 внешний CM Г (Cache controller and MMU) и FPC (Floating Point Controller)

•65535 всего 50 инструкций, каждая исполняется за 1 цикл

MICROSPARC-II (1994, 85 MHz, 85 MIPS, 64 Specint 92, 55 Specfp 92):

•65535 32-бит SPARC V8 архитектура

•65535 16Кб кэш инструкций + 8Кб кэш данных (32-бит Гарвардская архитектура)

•65535 3 исполняющих устройства: 1 IU + 1 FPU + 1 MMU

•65535 интерфейс сопроцессора

•65535 встроенная логика для поддержки DRAM и ввода/вывода

SuperSPARC-II (1995, 3100000 транзисторов, 90 MHz, 148 Specint 92, 143 Specfp 92):

•65535 32-бит SPARC V8 архитектура

•65535 3 инструкции за цикл

•65535 8-ми портовый 32x32 файл регистров

•65535 20Кб кэш инструкций + 16Кб кэш данных (32-бит Гарвардская архитектура)

•65535 64-входовый TLB (для обоих кэшей)

11.4. Процессоры Intel 80x86

•65535 64-бит шина данных

•65535 4-х стадийный конвейер

•65535 7 исполняющих устройств: 3 IU + 1 FPU multiply + 1 FPU divide + 1 BU + 1 load/store

unit

•65535 биты предсказания переходов

UltraSPARC-II (1996, 250 MHz, 400 Specint 92, 450 Specfp 92):

•65535 64-бит SPARC V9 архитектура

•65535 4 реально исполняемых инструкции за цикл

•65535 суперскалярный процессор: 6 исполняющих устройств: 2 IU + 2 FPU + 1 BU + 1

load/store unit

•65535 9-ти стадийный конвейер

•65535 предсказание переходов

•65535 register scoreboarding

•65535 bi-endian (big- и little-endian порядок байтов)

•65535 64-бит виртуальный адрес и целочисленные данные

•65535 спекулятивное исполнение

•65535 многоуровневая обработка прерываний, организованных в стек

•65535 встроенная мультимедийная поддержка для 2-х и 3-х мерной графики и новый

оптимизированный набор мультимедиа инструкций

•65535 поддержка сильно связанных процессоров (до 4-х процессоров могут разделять

одну шину адреса)

11.6.3. Программная модель

Прикладной программе доступны следующие регистры.

32 целочисленных регистра общего назначения (РОН) гО - г31:

содержат слово (32 бит). Любая пара rN, r(N+l) при четном N может содержать данные длиной 64

бит. Регистры организованы в виде окон по 24 регистра с перекрытием по 8-ми регистрам.

Выделяют

gO - g7: это регистры гО - г7, являются общими для всех функций (т.е. не участвуют в

переключении регистровых окон). Регистр gO - специальный: при чтении из него всегда

читается 0, при записи в него ничего не происходит (запись не производится, из

регистра всегда читается 0)

оО - о7: это регистры r8 - rl5 (out registers); являются in registers для любой функции, вызванной

данной (т.е. доступны вызванной функции); регистр о7 -специальный, инструкция

CALL записывает в него свой собственный адрес (т.е. адрес возврата - 8)

10-17: это регистры г1б - r23 (local registers); не доступны ни функции, вызвавшей данную, ни

функциям, вызванным данной

Ю - 17: это регистры r24 - r31 (in registers); являются out registers для функции, вызвавшей данную

(т.е. доступны вызвавшей функции и не доступны любой функции, вызванной данной)

32 регистра с плавающей точкой f0 - f31:

содержат значение с плавающей точкой (32 бит). Любая пара fN, f(N+l) при четном N может

содержать данные длиной 64 бит (floating point double), любая четверка fN, f(N+l), f(N+2), f(N+3) при

кратном 4-м N может содержать данные длиной 128 бит (floating point quadre).

у (mul3ply/divide register):

содержит старшую часть произведения (в инструкциях умножения) или старшую часть делимого

(в инструкциях деления); читается и записывается инструкциями RDY и WRY

11. Архитектуры процессоров

Целочисленные коды условия ice (integer condi3on code):

являются частью PSR (Processor State Register), который не доступен пользовательской программе

как регистр. Коды условия устанавливаются по результату арифметических операций (если это

указано в инструкции) или специальными инструкциями и используются в командах условного

перехода.

Поддерживаются следующие два режима адресации памяти.

• адрес = rA+onset (включая onset=0)

• адрес = гА+гВ где

обозначено

•65535 гА, гА - РОН гО... г31

•65535 onset - 13-бит смещение (знаково расширяемое)

Все инструкции (за исключением load/store) имеют операнды в регистрах и потому размер всех

операндов равен размеру слова (32 бит). Подавляющее большинство инструкций -трехоперандные.

В большинстве арифметических инструкций можно установить коды условия ice по результату.

11.7. Процессоры Intel 80960х

Процессоры Intel 80960х занимают значительное место на рынке встраиваемых компьютеров. На их базе

построено значительное количество управляющих систем для принтеров, SCSI контроллеров, сетевых

коммутаторов.

11.7.1. Общий обзор

Процессоры Intel 80960х были специально разработаны для встраиваемых систем. Являются 32-битными

RISC процессорами с чертами, присущими CISC процессорам. Как RISC процессоры имеют:

•65535 значительное число регистров (32)

•65535 архитектуру load/store

•65535 фиксированный формат инструкций (все инструкции, кроме load/store, имеют размер 4 байта)

Как CISC процессоры имеют:

• переменную длину инструкций (инструкции load/store могут иметь длину 8 байт, все остальные имеют

длину 4 байта)

• значительное число режимов адресации памяти (11) Специально

для систем реального времени имеют:

•65535 встроенный программируемый контроллер прерываний, подключенный к 8-ми внешним

линиям прерывания

•65535 встроенные подпрограммы (микрокод) для автоматического переключения контекста при

прерывании

•65535 встроенное ОЗУ (обычно 1Кб) для хранения таблицы прерываний

•65535 встроенный кэш регистров, ускоряющий переключение контекста

•65535 встроенные программируемые таймеры (ряд моделей)

Процессоры Intel 80960х особенно эффективны в приложениях, требующих обслуживания большого

количества прерываний и пересылки больших объемов данных, таких, как обработка графической

информации и коммуникационные задачи.

11.4. Процессоры Intel 80x86

Основной особенностью процессоров Intel 80960х является использование автоматически сохраняемых

при вызове процедур и переключениях контекста наборов регистров, что приводит к минимизации числа

обращений к памяти. В каждый момент времени функция может иметь доступ к 32 регистрам: 16-ти global

registers (gO - gl5), общих для всех функций, и набору из 16-ти local registers (10 - 115), доступных только

этой функции. При вызове процедуры происходит переключение наборов локальных регистров, так, что

вызванная функция получает новый набор регистров 10 - 115 и разделяет регистры gO - gl5 с вызвавшей

функцией. Поэтому в регистрах gO - gl5 удобно размещать параметры для вызванной процедуры, в регистрах

10 - 115 - локальные переменные. Внутри процессора есть кэш для наборов локальных регистров (обычно на

4 набора). Если глубина вложенности функций превышает размер кэша, то процессор генерирует

прерывание и операционная система должна сохранить часть наборов регистров в памяти. Отметим, что

существует возможность вызвать функцию без переключения наборов локальных регистров.

11.7.2. Основные члены семейства

Каждый процессор в приведенных ниже технических данных обладает всеми возможностями

предыдущих процессоров для обеспечения совместимости.

i80960Kx (1988, 20 MHz, 7.5 MIPS):

•65535 32-бит архитектура с 4Gb адресным пространством

•65535 32-бит мультиплексированная шина адреса и данных, динамическое изменение

ширины шины (адаптируется к 8-ми, 16-ти и 32-х битным обменам с внешними устройствами)

•65535 512 байт кэш инструкций, загружаемый блочными пересылками (burst access)

•65535 кэш контроллер (у i80960KB)

•65535 16 глобальных и 16 локальных регистров, кэш на 4 набора локальных регистров

•65535 register scoreboarding (см. с. 58)

i80960Sx (1988, 16 MIPS):

•65535 16-бит внешняя шина данных

•65535 Гарвардская архитектура: 512-байт кэш инструкций + 256-байт кэш данных

•65535 встроенное FPU производительностью 0.5 MFlops (у i80960SB)

i80960Cx (600000 транзисторов, 33 MHz, 66 MIPS):

•65535 32-бит шины адреса и данных

•65535 128 битные внутренние шины данных

•65535 2 инструкции за цикл

•65535 1Кб кэш инструкций

•65535 встроенное 1Кб ОЗУ

•65535 устройство предсказания переходов

•65535 встроенная поддержка 4-х каналов DMA (Direct Memory Access)

i80960Jx (1994, 50 MHz, 45 MIPS):

•65535 1 инструкция за цикл

•65535 8 наборов локальных регистров

•65535 встроенный контроллер прерываний, возможность управлять кэшированием для

размещения таблицы прерываний, обработчиков прерываний и их стеков в кэшируемой

области

•65535 4Кб кэш инструкций + 2Кб кэш данных (у i80960JF)

•65535 встроенное 1Кб ОЗУ

•65535 2 встроенных таймера

i80960Hx (1995, 75 MHz, 150 MIPS):

11. Архитектуры процессоров

• электрически и логически (т.е. по ножкам микросхемы и по исполняемому коду) совместим с

i80960Cx

•65535 16Кб кэш инструкций + 8Кб кэш данных

•65535 32-бит шины адреса и данных с поддержкой конвейерных и блочных пересылок

обеспечивают пропускную способность 160Мб/с

•65535 встроенное 2 К б ОЗУ

•65535 встроенные 32-бит таймеры

J80960RP (1996, 33 MHz):

•65535 32-бит процессор, содержащий ядро i80960JF

•65535 поддержка интерфейсов с двумя шинами PCI

•65535 прямой доступ между шинами PCI и локальной шиной процессора

•65535 встроенный контроллер памяти

•65535 поддержка интерфейса шины I2C

•65535 энергопотребление меньше 3 Вт

11.7.3. Программная модель

Прикладной программе доступны следующие регистры.

32 целочисленных регистра общего назначения (РОН) гО - г31:

содержат слово (32 бит). При этом

•65535 пара rN, r(N+l) при четном N может содержать данные длиной 64 бит

•65535 тройка rN, r(N+l), r(N+2) при N, кратном 4, может содержать данные длиной 96 бит

•65535 четверка rN, r(N+l), r(N+2), r(N+3) при N, кратном 4, может содержать данные длиной

128 бит

Над такими операндами (длиной более 32 бит) определены только инструкции пересылки

(load/store). Выделяют

gO - gl5:

это регистры гО - rl5 (global registers); являются общими для всех функций (т.е. не

изменяются при вызове функций). Регистр gl5 зарезервирован в качестве указателя

текущего стекового кадра (он используется процессором, когда надо сохранить или

восстановить набор локальных регистров).

10 - 115: это регистры г1б - r31 (local registers); не доступны ни функции, вызвавшей данную, ни

функциям, вызванным данной. При вызове функции старый набор локальных регистров

сохраняется во внутреннем кэше, и вызванная функция получает новый набор, в

котором:

10: содержит предыдущее значение указателя текущего стекового ка-

дра

II: содержит указатель стека

12: содержит адрес возврата

13 - 115: значения не определены

ip (instruc3on pointer register):

содержит адрес текущей инструкции. Доступен только по чтению и может быть использован при

формировании адреса.

Целочисленные коды условия ice (integer condi3on code):

являются частью AC (Arithmetic Control Register), который не доступен пользовательской

программе как регистр. Коды условия устанавливаются специальными инструкциями и

используются в командах условного перехода.

11.4. Процессоры Intel 80x86

Все режимы адресации памяти процессоров Intel 80960х можно записать одной формулой: адрес ячейки

памяти есть

base + index * scale + displacement

где

•65535 base - базовый регистр: гО - r31, ip

•65535 index - индексный регистр: гО - г31 (отсутствует, если base есть ip)

•65535 scale - целая константа 1, 2, 4, 8, 16

•65535 displacement — неотрицательное смещение 12 или 32 бит (12 бит смещение можно ис-

пользовать только в режиме base + displacement).

Любой из элементов адреса может отсутствовать (с одним исключением: если отсутствует index, то должен

отсутствовать и scale).

Все инструкции (за исключением load/store) имеют операнды в регистрах и потому размер всех

операндов равен размеру слова (32 бит). Подавляющее большинство инструкций -трехоперандные.

Отметим, что это единственный из рассматриваемых нами процессоров, в котором жестко (аппаратно)

закреплено, что стек растет вверх (от старших адресов к младшим).

11.8. Процессоры ARM

Процессоры ARM, разрабатываемые фирмой ARM (Advansed RISC Machines), играют значительную

роль на рынке встраиваемых систем, особенно на рынке миниатюрных систем, сочетающих высокие

пиковые нагрузки с длительными периодами ожидания (например, мобильные телефоны).

11.8.1. Общий обзор

Компания ARM (Advansed RISC Machines) была основана в ноябре 1990 года фирмами

•65535 Acorn Computers (информационные технологии для образования, Великобритания)

•65535 Apple Computers

•65535 VLSI Technology-Основной целью компании является разработка микропроцессорных ядер и

их лицензирование широкому кругу производителей. В силу малости процессорного ядра ARM (всего 35000

транзисторов в базовом ядре ARM7) оно идеально подходит для интеграции в специализированные

микросхемы потребителей. ARM Design Service Group постоянно работает с партнерами, обеспечивая ARM

экспертизу OEM потребителям, желающим иметь встроенные в микросхемы решения на основе ядер ARM.

В настоящее время следующие компании лицензировали ARM и производят микросхемы на его основе:

1. VLSI Technology

1. Texas Instruments (TI)

1. Samsung Corporation

1. NEC Corporation

1. GEC Plessey Semiconductors (GPS)

6. Cirrus Logic

7. Digital Equipment Corporation

8. Symbios Logic

9. Sharp Corporation

Asahi Kasai Microsystems (AKM)

European Silicon Structures (ES2)

12 Lucky Goldstar Corporation

11. Архитектуры процессоров

Intel Corporation

IBM Corporation

На основе ARM ядра разработано более 30 микропроцессоров и специализированных микросхем. Они

находят применение в сотовых телефонах, органайзерах, модемах, графических ускорителях, видеофонах,

камерах, телефонных коммутаторах, игровых приставках, дисковых накопителях, высокопроизводительных

рабочих станциях, автомобильных навигационных системах, цифровых декодерах, smart картах, лазерных

принтерах. Основные отличительные черты архитектуры ARM:

1. Все инструкции являются условными (т.е. выполняются, только если код условия совпадает с

кодом, указанным в инструкции). Это позволяет увеличить плотность кода и уменьшить потребность в

инструкциях близкого перехода. Как следствие, нет отдельных команд условного перехода.

1. Все целочисленные арифметические инструкции могут выполнять операцию сдвига над операндами

за тот же цикл, что выполняется и сама инструкция. Как следствие, нет отдельных команд сдвига.

1. Нет целочисленной инструкции деления.

1. Возможность выполнять DSP-подобные функции:

а) присутствуют инструкции умножения и умножения со сложением (multiply-

accumulate (MLА))

б) присутствуют инструкции блочного чтения из памяти и блочной записи в память,

позволяющие переслать любое подмножество из 16-ти регистров общего назначе-

ния.

5. Некоторые модели могут работать в так называемом THUMB режиме: инструкции

кодируются 16-ю битами вместо 32-х. Это значительно увеличивает плотность кода, но

накладывает ряд ограничений на систему команд:

а) полноценно доступны только 8 регистров из 16-ти, остальные могут ограниченно

использоваться только в некоторых инструкциях (например, MOV, ADD и СМР);

б) не поддерживается условное исполнение инструкций, как следствие, появилась но-

вая инструкция условного перехода;

в) не поддерживается операция сдвига над операндами в целочисленных арифмети-

ческих инструкциях, как следствие, появились новые инструкции сдвига;

г) все инструкции двухоперандные (а не трехоперандные как в обычном режиме).

11.8.2. Основные члены семейства

Каждый процессор в приведенных ниже технических данных в-основном обладает всеми возможностями

предыдущих процессоров для обеспечения совместимости.

ARM1: Прототип, использовался только в тестовых системах

ARM2 (8 MHz, 4.7 MIPS):

64Кб адресное пространство

ARM3 (33 MHz, 18 MIPS):

•65535 ARM2 ядро

•65535 4Кб единый кэш

•65535 интерфейс сопроцессора

•65535 добавлена новая инструкция SWP для работы с семафорами

ARM6 (36000 транзисторов, 33 MHz, 28 MIPS):