МИФИ, факультет автоматики и электроники, кафедра 27 микро- и
наноэлектроники, Москва, 2012г. — 170 с.
Содержание
Что такое PLD, FPGA и ASIC
Принципиальная структура FPGA
Что такое HDL. Распространенные HDL
Понятие уровней абстракции и иерархии в проектировании аппаратуры
Уровни абстракции
Понятие проекта. Составные части проекта. Иерархия проекта
Маршрут проектирования цифровых схем для реализации на FPGA
Функциональное тестирование
Процесс синтеза
Процесс имплементации и создания конфигурационного файла
Понятия «система на кристалле» и IP-ядро
Обзор семейств FPGA и средств проектирования фирмы Xilinx
Обзор семейств FPGA фирмы Xilinx
Обзор семейства FPGA Spartan 6
Структура логической ячейки FPGA на примере семейства Spartan 6
Дополнительные ресурсы FPGA фирмы Xilinx на примере семейства Spartan 6
Блочная память (Block RAM)
Аппаратные блоки умножения
Контроллер памяти (Memory Controller Block)
Контроллер PCI Express
Гигабитные приемопередатчики (Gigabit Transceiver)
Блоки ввода-вывода
Clock Management Tile (CMT)
Понятие глобальных временных ограничений
Генерация IP-блоков
Моделирование проектов. Обзор ISIM
Внутрисхемная отладка проектов. Обзор ChipScope
Обзор микроконтроллеров класса «soft-core»
PicoBlaze
MicroBlaze
Понятие модуля. Базовая структура модуля
Объявление портов ввода-вывода
Объявление внутренних сигналов, параметров или переменных
Тело модуля
Реализация комбинационных схем вентильного уровня
Реализация модульной структуры проекта
Конструкции для реализации комбинационных схем уровня RTL
Операторы
Блок always
Реализация комбинационных схем уровня RTL
Модифицированное описание 1-битного компаратора
Описание двоичного дешифратора
Описание блока АЛУ
Конструкции для реализации последовательных схем уровня RTL
Триггер D-типа
Регистр
Регистровый файл
Реализация последовательных схем
Двоичный счетчик
Стек
Константы и параметры. Проектирование IP-блоков
Константы
Параметры
Конструкции для реализации конечных автоматов. Автоматы Мура и Мили
Реализация конечных автоматов
Базовая структура тестового окружения
Описание настроек моделирования
Тестовые последовательности и блок initial
Описание генератора тактового сигнала
Вспомогательные конструкции
Task и function
Циклы
Ожидание событий и состояний
Системные функции
Реализация законченного тестового окружения
Лабораторная работа №1
Лабораторная работа №2
Лабораторная работа №3
Лабораторная работа №4
Лабораторная работа №5
Краткое описание лабораторного макета Atlys
Что такое PLD, FPGA и ASIC
Принципиальная структура FPGA
Что такое HDL. Распространенные HDL
Понятие уровней абстракции и иерархии в проектировании аппаратуры
Уровни абстракции
Понятие проекта. Составные части проекта. Иерархия проекта
Маршрут проектирования цифровых схем для реализации на FPGA
Функциональное тестирование
Процесс синтеза
Процесс имплементации и создания конфигурационного файла
Понятия «система на кристалле» и IP-ядро
Обзор семейств FPGA и средств проектирования фирмы Xilinx
Обзор семейств FPGA фирмы Xilinx
Обзор семейства FPGA Spartan 6
Структура логической ячейки FPGA на примере семейства Spartan 6
Дополнительные ресурсы FPGA фирмы Xilinx на примере семейства Spartan 6
Блочная память (Block RAM)
Аппаратные блоки умножения
Контроллер памяти (Memory Controller Block)
Контроллер PCI Express
Гигабитные приемопередатчики (Gigabit Transceiver)
Блоки ввода-вывода
Clock Management Tile (CMT)
Понятие глобальных временных ограничений
Генерация IP-блоков
Моделирование проектов. Обзор ISIM
Внутрисхемная отладка проектов. Обзор ChipScope
Обзор микроконтроллеров класса «soft-core»
PicoBlaze
MicroBlaze
Понятие модуля. Базовая структура модуля
Объявление портов ввода-вывода
Объявление внутренних сигналов, параметров или переменных
Тело модуля
Реализация комбинационных схем вентильного уровня
Реализация модульной структуры проекта
Конструкции для реализации комбинационных схем уровня RTL
Операторы
Блок always
Реализация комбинационных схем уровня RTL
Модифицированное описание 1-битного компаратора
Описание двоичного дешифратора
Описание блока АЛУ
Конструкции для реализации последовательных схем уровня RTL
Триггер D-типа
Регистр
Регистровый файл
Реализация последовательных схем
Двоичный счетчик
Стек
Константы и параметры. Проектирование IP-блоков
Константы
Параметры
Конструкции для реализации конечных автоматов. Автоматы Мура и Мили
Реализация конечных автоматов
Базовая структура тестового окружения
Описание настроек моделирования
Тестовые последовательности и блок initial
Описание генератора тактового сигнала
Вспомогательные конструкции
Task и function
Циклы
Ожидание событий и состояний
Системные функции
Реализация законченного тестового окружения
Лабораторная работа №1
Лабораторная работа №2
Лабораторная работа №3
Лабораторная работа №4
Лабораторная работа №5
Краткое описание лабораторного макета Atlys