Выхованец В.С. Организация ЭВМ и систем

Подождите немного. Документ загружается.

ТЗ1

проект

ТЗ11

ТЗ1k

ТЗN

проект

ТЗN1

ТЗNL

ТЗ

проект

ТЗ1 .. ТЗN

ТЗ1

проект

ТЗ1

проект

ест.язык

форм.язык

Имеется технич. задание на с-му в целом, к-рое определяем те спецификации, к-рые для

этой с-мы д/б выполнены. Технич. задание имеет свою стр-ру, описываемую в соответств.

документах. Технич. задание специфицирует требования для какой-то части или целой ВС

и явл. входными данными. Проделав какую-то

работу над технич. заданием мы получили

проект. Этот проект не м/б полностью детализирован, потому что наша с-ма изначально

имеет стр-ру, а значит в составе этого проекта есть технические задания или

спецификации на составные части. Поэтому выделяем эти технич. задания: ТЗ1...ТЗN. В

соответствии с этим технич. заданием проектируют

какой-то ф-циональный блок или

модуль ТЗ1....ТЗN. На основании этого задания создается некий проект ф-ционального

уровня, но т.к. мы все детализировать не можем до принципиального уровня, туда входит

технич. задания на составные части этого ф-ционального модуля ТЗ11...ТЗ1К.

Проекты бывают 3 уровней: эскизный, технический и

рабочий. Они отличаются

степенью детализации.

Используются 2 м-дологии проектирования: нисходящий и восходящий.

Восходящий м-д:

при восходящем проектировании сначала проектируется относительно

низкий уровень с-мы, определяются технические задания на его модули и части, к-рые

используют в качестве стр-рных (ф-циональных) эл-нтов при проектировании на более

высоком уровне. Нельзя что-то спроектировать, придерживаясь только восходящей или

нисходящей м-дологии.

Вывод: процесс проектирования итерационный.

Для использования САПР необходимо формализовать:

1. Описания или технические задания, т.е. входные данные для каждого этапа.

2. Разработать м-ды ( алг-мы ) реализации этих описаний.

Стрелка на рисунке показывает в каком уровне увеличивается формализация: от

естественного языка до формального языка.

Разработан широкий спектр языковых средств, к-рые применяются на каждом уровне

Они помогают естественный язык частично формализовать, и довести эту частичную

формализацию до полностью формализованного описания, к-рый позволяет получить

схему принципиальную нашего устр-ва. На стр-рном уровне используется язык SDL – с

этим языком работает человек на естественном языке. На ф-циональном уровне

используется язык типа DDL – язык цифрового проектирования. На принципиальном

уровне используется язык логических выражений LDL.

Важно заметить, что проектир-ие на каждом уровне может осущ-ся с 3-мя степенями

арх-рной детализации: крупноблочный, среднеблочный и мелкоблочный.

На арх-рном уровне: крупноблочный и иногда среднеблочный.

На логическом уровне: возможны все 3 уровня, но как правило среднеблочный,

остальные встречаются редко.

На техническом уровне:

мелкоблочный и редко среднеблочный.

На каждом из уровней возможны 3 этапа проектирования. Представим эти 3 этапа в

виде следующей диаграммы.

ТЗ

струк.

этап

функц.

принцип.

Проект

Верифика

ция

детализация

Тех. задание явл. входными данными для нашего этапа. И тут есть 3 этапа: стр-рный, ф-

ный, принципиальный. И только после этого получ-ся проект. На каждом из этих этапов

степень детализации увелич-ся. На последних 2 этапах возможно появление временных

диаграмм. Самое интересное, что после получ-ия проекта мы переходим к

очень важному

этапу – верификации проекта, к-рая может изменять что-то на каждом их этих уровней.

Верификация рез-татов заключается в проверке выполнения технического задания или

спецификации. Для верификации используются следующие м-ды:

1. Натурное моделирование. Создается макет устр-ва и происходит его тестирование.

2. Имитационное моделирование. Путем обработки рез-татов выполняется

проверка

правильности проектирования.

Вывод: использование САПР предполагает формализацию спецификаций (технич.

заданий) и проектов путем формализации описания и ф-рования устр-в.

Стр-рный этап проектирования.

На стр-рном этапе проектир-ия для описания исп-ся язык SDL, к-рый позволяет

формализовать не только описания, но и ф-рование устр-ва на стр-рном уровне.

Ф-циональный этап.

Используется яз. ф-ционального проектирования DDL – Digital Design Language.

Язык представляет собой язык спецификации или описания автоматной сети.

Ключевые слова:

SYSTEM - с-ма

TIME – задание синхронизации. Например тактовый генератор CL с частотой 10.

DATA(16)

TERMINAL – внешние сигнальные линии. К примеру, 16-ти разрядная шина, которая

входит в ваше устр-во: BUS(16). Сигналы,

к примеру, чтения и записи.

Основное описание – это описание конечного автомата, которое начинается с

AUTOMATION.

AUTOMATION – описание авт-тов, входящих в состав устр-ва. К примеру:

AUTOMATION CPU:CL – описание какого-то центрального процесса, причем для его

работоспособности необходим тактовый генератор, к-рый можно описать, как отдельный

авт-т. Далее описываются регистры: REGISTER IR(16)=OP(4)|D(4)|... Далее описываем

сост-ие авт-та, к-рое сост. из след. стр-ры: название сост-ия, усл-ие перехода в это сост-ие

(булевое выр-ие), далее перечисляются операции, к-рые выполняются: STATE

Название: условие: операции

END

Пример:

FETCH1:MEMEN:

IR⇐BUS,IP⇐IP+1

⇒FETCH2

Состояние FETCH наступает, когда входной сигнал MEMEN является активным и

состоит из выполнения следующих пересылок: из шины данных данные передаются в

регистр к-нд, счетчик к-нд увеличивается на 1 и переходит в состояние FETCH2. В

состояние FETCH2 что-то делается и т.д.

Язык объединяет в себе описание и ф-ционирования и входных и выходных данных.

Тема 9.2. синтез и верификация логических схем

Сост. из след. этапов:

1. Синтез схем из лог. эл-нтов. После того как мы проверили правильность ф-

ционирования авт-та, мы берем граф перехода, представляем в виде автоматной табл.,

определяем входные и вых. знаки, кодируем их в булевой алгебре. На основании этого

кодирования и описания ф-рования, к-рое проверено

на языке ф-цного проектирования

составляем лог. ур-ия, к-рые реализуем в виде схемы. Как правило, синтез схем из лог.

эл-нтов разделяется на 4 части:

А.1) проектирование схем передачи данных.

А.2) проектирование схем управления.

А.3) проектирование операционных схем

А.4) оптимизация рез-татов проектирования.

2. Верификация. Цель: проверка соответствия

полученных рез-татов описаниям,

например пр-мме на языке DDL. Верификация осущ-ся на 2 уровнях:

функц.

модель

DLL

схемная

модель

символ.

вычисл.

логич.

выраж.

вх.данные

1-й уровень:ф-циональная модель и схемная модель (логический эмитатор). Мы должны

на них подать одни и те же данные. Тут на языке мы уже описали автоматы наши, потом

получили схему; схему моделируем с помощью логического эмитатора; рез-таты ф-

ционирования исходных данных для этого процесса модели на DDL сравниваются м

/у

собой на предмет их соответствия и принимается реш-е: схемная модель адекватна ф-

циональной или нет.

2-й уровень: когда мы проверяем схемную модель с логическими выражениями, к-рые

мы синтезировали, т.е. сравниваем комбинационные схемы с логическими выражениями,

к-рые они должны реализовывать.

1. Кремниевый компилятор – это комплекс средств,

предназначенный для

автоматического размещения на кристалле топологических эл-нтов интегральных

схем, работа к-рого базируется на рез-татах схемного проектирования.

Техн. t

зд

, нс Р

потр

, мВт

ЭСЛ 0,1 5

ТТЛ 0,5 2,5

ТТЛ

0,7 1,5

МОП

0,8 0,6

К-

МОП

1,0 0,1

БИКМ

ОП

0,5 0,1