Певцов Е.Ф., Смирнов А.Н. Методические указания по выполнению лабораторных работ: Проектирование цифровых схем на основе ПЛИС

Подождите немного. Документ загружается.

блоками IOB, которые соединены с внешними выводами. Между

CLB и IOB посредством программируемых трассировочных ли-

ний (Routing Channels) формируются необходимые межсоедине-

ния. В результате затраты на трассировочные индивидуальные

соединения каждого функционального блока с внешними выво-

дами существенно снижаются, и в FPGA микросхемах удается

разместить до десятков тысяч CLB.

3. Лабораторная работа «Изучение основ проектирования

устройств с ПЛИС»

Задание

1. Основные шаги проектирования в ISE. На примере

проектирования простейшего арифметического сумматора, следуя

приведенным ниже инструкциям выполнения работы по шагам, оз-

накомитесь с основными стадиями выполнения проекта в интегри-

рованной среде разработки ISE 8.1.3.

Шаг 1. Начало работы над новым проектом.

− Создайте на диске (вне папки с пакетом ISE Xilinx) свою рабочую

папку для сохранения проектов (например, C:\MonXProject).

− Найдите на рабочем столе пиктограмму ISE и запустите програм-

му. Изучите назначение элементов главного окна интерфейса ISE.

− Выбрав в главном меню функцию File-New Project, запустите

подпрограмму мастера создания нового проекта (см. рис. 6).

Рис. 6. Окно назначения типа модуля верхнего уровня.

− В первом диалоговом окне мастера дайте проекту имя и укажите

тип представления модуля верхнего уровня (Top-Level Source

Type). Рекомендуется для наглядности представления схемных

решений и описания структурной схемы в данном случае вы-

брать тип Schematic (тип HDL предполагает применение одного

из языков описания аппаратуры, EDIF и NGC/NGO – использо-

вание внешних средств

логического синтеза).

− Нажав Next, выберите Create New Source – Select Source

Type. В открывшемся окне (рис. 7) выберите из раскрывающе-

гося списка тип ПЛИС, источник для описания проекта и тип

симулятора для отладки.

Рис. 7. Окно выбора типа ПЛИС.

− Нажмите «Next» и в следующем окне (рис. 8) задайте в качестве

исходного графический файл (summa01.sch).

− В следующем финишном окне файла мастера проекта, про-

верьте, что все задано правильно и нажмите кнопку Finish. (В

следующих диалоговых окнах можно добавить к данному про-

екту уже существующие

модули. Это также можно выполнить

из главного меню: Project – Add Source или Project – Add

Copy of Source.

Рис.8. Окно назначения имени главного файла проекта.

В итоге станет доступно специальное приложение пакета -

графический редактор схем Engineering Capture Schematic

(ESC). Его также можно вызвать двойным щелчком в окне ме-

неджера проекта на файле с расширением .sch.

Шаг 2. По приведенной ниже таблице и изучите назначение пик-

тограмм панели инструментов редактора схем (если подвести

курсор к пиктограмме предлагается контекстная подсказка):

Пиктограммы

Назначение элементов управления

размещение дополнительных окон ESC

вызов библиотеки шаблонов

управление режимами курсора и рисования схемы –

выбор объектов, рисование проводников или шин,

ввод имени одиночной линии, имени шины, под-

ключение одиночных выводов от шины (bus taps),

назначение маркеров ввода/вывода (I/O markers),

выбор и размещение компонента (его также можно

выполнить, открыв закладку Symbols, расположен-

ную внизу окна менеджера проектов), ввод надписи

кнопки элементов оформления схемы

кнопка вызова справочной системы

поворот и зеркальное отображение выбранного эле-

мента

кнопка проверки правильности изображения схемы

кнопки переходов к уровням иерархии проекта

отображение текущего вида схемы – изменение мас-

штаба, переход к общему виду всего листа, выбор

фрагмента для отображения, центрирование.

Шаг 3. Создайте собственный HDL-компонент.

− Используйте функции Project - New Source и на этот раз вы-

берите в качестве добавляемого компонента VHDL Module

(пусть, например, имя компонента Add03).

− В следующем диалоговом окне мастера проекта (см. рис. 9)

назначьте имена выводов (портов) и их характеристики.

Рис. 9. Назначение входных и выходных порто компонента.

Шаг 4. Отредактируйте шаблон программного кода (VHDL-код)

описания назначенного компонента проекта.

− Введите после ключевого слова begin в разделе architecture

код для простейшего сумматора как это показано на рис. 10.

Рис. 10. Редактирование программного кода для простейшего

сумматора.

− Запустите синтеза компонента, выполнив двойной щелчок на

команде меню Design Utilities - Create Schematic. Данная опе-

рация после проверки исходного кода программы на языке

VHDL по обычным правилам выполняет процедуру компиля-

ции компонента. Ход синтеза и результаты трансляции будут

показаны в консоли системных сообщений в нижнем окне

Шаг 5. Разместите созданный компонент на схеме (примите во вни-

мание, что создаваемые разработчиком компоненты размещаются в

отдельной группе на вкладке Symbols, причем название группы со-

ответствует полному пути к размещению файлов проекта).

− Откройте схемный модуль. Чтобы увидеть все группы, на вре-

мя закройте окно Process (вновь открыть его нужно будет по-

том из меню View).

− Найдите вновь созданный компонент и поместите его на схему.

Шаг

6. Подключите созданный компонент к выводам ПЛИС на

схеме (учтите, что поскольку буферы и маркеры ввода-вывода

могут быть установлены только на имеющиеся линии, то сначала

следует провести соединения от всех выводов компонента).

− Поместите на схему необходимые соединительные линии и

буферы ввода-вывода и маркеры ввода-вывода.

− Отредактируйте их

название, вызывая соответствующие окна

свойств объекта (см. рис. 11) двойным щелчком на объекте.

− Сохраните созданную схему. Убедитесь, что созданный вами

модуль VHDL переместился в модуль схемы в окне менеджера

проекта.

Рис. 11. Рисование схемы и назначение обозначений выводам.

Шаг 7. Установите связь между выводами разработанной схемы

и выводами корпуса ПЛИС, в которую будет запрограммирован

ваш проект.

− В главном меню выберите Project-NewSource, из списка мас-

тера проекта выберите Implementation Constraints File и дай-

те имя (например, pin_summ) файлу выводов, который авто-

матически будет добавлен к проекту.

− Выделите в менеджере проектов главный файл со схемой. Вы-

берите в окне Process пункт меню User Constraints – Assign

Package Pins. После двойного щелчка мыши на экран

будет

выведена таблица сигналов и выводов ПЛИС и схема распо-

ложения контактов корпуса (см. рис. 12).

Рис 12. Окно установления связи между выводами схемы и кон-

тактами корпуса ПЛИС.

− Назначьте сигналам номера выводов ПЛИС, вводя номера вы-

водов вручную в формате Pxx в пустой столбец или перетас-

кивая символьное изображение контактов из крайнего левого

столбца на схему контактов ПЛИС.

− Сохраните файл назначенных выводов.

− Откройте редактор схемных

ограничений. Для этого дважды

щелкните на вновь созданном файле с расширением .ucf. В от-

рывшемся окне запроса ассоциируйте данный файл с главным

файлом проекта. После этого навигатор проектов автоматиче-

ски запустит очередные шаги трансляции проекта, создающие

список выводов проекта и их типов. Будет создан файл с рас-

ширением .ndc. Если в проекте имеются ошибки, редактор

схемных ограничений запущен не будет. В этом случае изучите

записи в окне системных сообщений, найдите сообщение о

причине

ошибки и устраните ее. Если ошибок нет, то откроется

окно редактора Xilinx Constraints Editor, в котором в столбце

Location не будут обозначены номера выводов. Убедитесь, что

вызов файла с расширением .ucf приводит на экран окно ре-

дактора Xilinx Constraints Editor, в котором столбец Location

заполнен назначенными вами выводами.

Шаг 8. Выполните трансляцию всего проекта, подготавливаю

щую файл записи в микросхему ПЛИС.

− Выделите главный файл проекта и, вызывая контекстные ме-

ню, относящиеся к пунктам раздела Implement Design, изучи-

те возможности настройки параметров трансляции проекта.

− Запустите на выполнение транслятор, дважды нажав на пункт

Implement Design – Generate Programming File.

− Изучите информацию о ходе трансляции проекта в нижнем

окне консоли системных

сообщений

− Дождитесь сообщения об успешном окончании процесса и за-

кройте проект.

Задание 2. Изучение основных конструкций языка VHDL.

2.1. Анализируя созданный в задании 1 программный код, исполь-

зуя учебники по VHDL (например, [4, 5, 8, 9]), ознакомьтесь с ба-

зовыми конструкциями языка VHDL. Изучите классификацию

сигналов, определения типов данных, структуры описания объекта

моделирования (декларативная часть, типы данных,

описание ар-

хитектуры объекта моделирования, понятие о параллельных про-

цессах, описывающих поведение архитектуры, использование

библиотек и пакетов, и др.).

Базовые сведения о программе на языке VHDL

2.1.1. Подключение библиотек

Как правило, в любом модуле используется библиотека IEEE.

Для включения библиотеки в проект используется ключевое сло-

во library. Например: library IEEE;.

Для доступа к конкретным элементам библиотеки они долж-

ны быть указаны отдельно при помощи ключевого слова use. При

помощи ключа all в модуль программы будут подключены все

сущности, относящиеся к указанному пакету. Например:

use IEEE.STD_LOGIC_1164.ALL;

подключает все элементы, находящиеся в пакете

STD_LOGIC_1164 из библиотеки IEEE. В данном пакете, нахо-

диться описание типа данных STD_LOGIC,

который применяется

для описания электрических сигналов на входе или выходе проек-

тируемого устройства.

2.1.2.Объявление компонента модуля и типов данных

Основным описанием модуля служит конструкция entity,

определяемая в языке как «интерфейс объекта проекта и окруже-

ния». Объект entity можно рассматривать как «черный ящик», со-

единенный с внешним миром через выводы интерфейса

(порты

входных и выходных сигналов). Объявление этого компонента

модуля идет непосредственно за подключением используемых

библиотек с указанием всех его портов ввода.

Пример: entity MODULE_NAME is

port (

clk : in STD_LOGIC;

rst : in STD_LOGIC

f1 : inout STD_LOGIC;

zv : out STD_LOGIC;

addr: out STD_LOGIC_VECTOR (15 downto 0)) ;

end MODULE_NAME;

В данном примере объявляется компонент, называющийся

MODULE_NAME, а также описываются все его порты вво

да/вывода. Компонент имеет два порта для приема внешних сиг-

налов (clk и rst), один двунаправленный порт (f1), один выходной

порт (zv) и выходную 16-ти разрядную шину (addr). Все сигналы

одноразрядных портов имеют тип STD_LOGIC, который может

иметь следующие состояния:

• ‘1’ – уровень логической единицы;

• ‘0’ – уровень логического нуля;

• ‘Z’ – состояние высокого импеданса;

• ‘L’ – вывод через резистор подключен к логическому

нулю («подтянут к нулю»;

• ‘H’ – «подтяжка до единицы»;

• ‘U’ – сигнал неинициализирован;

• ‘X’ – состояние неизвестно (0 или 1).

Два последних состояния, используются только при моде-

лировании работы схемы:

Аналогично STD_LOGIC_VECTOR определяет тип сигналов

для шины. Шины представляют собой набор сигналов, объеди-

ненных в одну общую

группу по какому-то функциональному

признаку. За ключевым словом, объявляющим шину, в скобках

указывается начальный и конечный разряды шины. Возможно

использование нисходящей нумерации шины (ключевое слово

downto), как в приведенном выше примере или восходящей (клю-

чевое слово to). Например:

addr: out STD_LOGIC_VECTOR (0 to 15)

Шина может использоваться как единый объект, или как на-

бор

отдельных сигналов. Для доступа к отдельному разряду ши-

ны необходимо указать имя шины, а за ним в скобках указать имя

требуемого разряда. Так addr(2) является вторым разрядом ад-

ресной шины. Шины так же могут использоваться без выделения

отдельных сигналов. Например, если сигналы A, B, C объявлены

как STD_LOGIC_VECTOR (3 downto 0), то возможно использова-

ние следующего оператора:

A<= B and C;

Эквивалентная запись:

A(0) <= B(0) and C(0);

A(1) <= B(1) and C(1);

A(2) <= B(2) and C(2);

A(3) <= B(3) and C(3);

Для загрузки в шину, какого-либо значения, используется

следующая запись:

A <= “0000”; или A <= x”0”;

причем количество разрядов загружаемого числа должно совпа-

дать с количеством разрядов шины. По умолчанию считается, что

загружаемое число находиться в двоичном формате. Знак «x» ука-

зывает на, то, что число имеет

шестнадцатеричное представление.