Певцов Е.Ф., Смирнов А.Н. Методические указания по выполнению лабораторных работ: Проектирование цифровых схем на основе ПЛИС

Подождите немного. Документ загружается.

Порт объявляется двунаправленным, если требуется как по-

лучать так и выводить данные с этого порта, а также и в том слу-

чае, если есть необходимость использовать данный сигнал для

формирования других сигналов. Например, следующий код:

f1 <= cnt(2) and cnt(3);

f2 <= not(f1);

требует объявления сигнала «f1», как двунаправленного, иначе

возникнет ошибка компиляции. В таком случае

рекомендуется

создать дополнительный внутренний сигнал, например, «f1_tmp».

Тогда, корректный код будет выглядеть так:

f1_tmp <= cnt(2) and cnt(3);

f1 <= f1_tmp;

f2 <= not(f1_tmp);

и сигнал «f1» может быть объявлен, как только выходной.

2.1.3. Объявление архитектуры компонента

После объявления объекта проекта следует дать описание

того, что он делает, т.е. раскрыть внутренне содержание «черного

ящика». Для этого используется конструкция architecture

. В язы-

ке VHDL после ключевого слова architecture описываются функ-

ции (поведение) и/или структура объекта проекта.

Пример (знаки «--» в VHDL обозначает комментарии):

architecture BEHAVIORAL OF MODULE_NAME is

-- список используемых элементов,

-- например, объявление триггера:

component fd

port ( clk: IN STD_LOGIC;

din : IN STD_LOGIC;

dout : OUT STD_LOGIC );

end component ;

-- список, внутренних сигналов компонента

-- BEHAVIORAL OF MODULE_NAME;

-- все используемые сигналы следует обязательно объявлять

-- пример объявления

сигнала:

signal start_phase: STD_LOGIC;

-- пример объявления 16-ти разрядной шины:

signal cnt: STD_LOGIC_VECTOR (15 downto 0);

begin

-- здесь следует дать описание работы компонента

end BEHAVIORAL OF MODULE_NAME;

VHDL-модуль может состоять из последовательных операто-

ров, находящихся внутри протекающих «процессов», и выпол-

няющихся в порядке их написания, и параллельных операторов,

выполняющихся одновременно, вне зависимости от их положения.

Параллельные операторы

Параллельные операторы выполняются одновременно, вне

зависимости от порядка их появления в программе

. Они исполь-

зуются для присвоения сигналов, и являются аналогом соедине-

ния точек схемы при помощи проводников.

Простейший оператор присваивания может рассматриваться,

как соединение («закорачивание») двух сигнальных линий sig и sig2:

sig <= sig2;

Оператор

sig <= not(sig1 and sig2 and sig3);

содержит логические функции и определяет, что выход элемента

3И-НЕ будет подключен к сигналу «sig», а на его

входы будут

поданы сигналы «sig1», «sig2» и «sig3». Возможно комбинирова-

ние нескольких логических элементов, например:

sig <= (sig1 and sig2) or not(sig3 or sig4) or (sig1 xor sig5);

В операторах присвоения возможно наложение условий:

<сигнал> <= <значение1>when <условие1>

Else <значение2> when <условие2>

...

Else <значениеN>;

т.е. если выполняется «условие1», то сигнал примет «значение1»,

если справедливо «условие2», то – «значение2»

и т.д. Если не од-

но из указанных значений не выполняется, тогда сигнал примет

«значениеN». В схемотехническом исполнении условия соответ-

ствуют использованию мультиплексоров. Пример:

out <= out_in when oe = ‘0’ else ‘Z’;

В данном случае, если сигнал «oe» находиться на низком

логическом уровне сигнал «out_in» будет передаваться на выход

«out», в противном случае «out» переходит в третье состояние.

Разновидностью оператора присваивания является оператор

сопоставления портов внешнего компонента сигналу схемы:

<имя данного компонента>: <имя компонента> port map

(<имя выхода компонента> => <имя сигнала, к которому он под-

ключается>,….);

Например, для объявленного выше триггера fd:

f2_fd: fd port map( clk => clk, din => f1, dout => f2);

В результате использования данного оператора сигнал «f2»

будет задержан на один такт относительно сигнала «f1».

Использование внешних компонентов удобно, если один и

тот же компонент используется несколько

раз (как в случае триг-

геров и подобных стандартных элементов). В случае больших

проектов целесообразно некоторые компоненты выделять в от-

дельные модули.

Последовательные операторы

Последовательные операторы выполняются последователь-

но в том порядке, в котором они появляются в программе. Они

используются только внутри блоков описанных ключевым сло-

вом process. Например, следующий

процесс описывает триггер:

fd1 : process (clk)

begin

IF clk'event and clk='1' then

dout <= din;

end IF;

end process;

Вначале следует имя процесса, затем через двоеточие следу-

ет ключевое слово process, затем в скобках необходимо указать

список переменных, изменение которых будет вызывать запуск

операторов процесса. Выполнение процесса осуществляется не

постоянно, а только тогда, когда происходит изменение этих пе

ременных. Список этих переменных носит название список чув-

ствительности (sensitivity list).

Описать работу данного процесса можно следующим обра-

зом, если произошло изменение сигнала «clk» и сейчас он нахо-

дится в высоком состоянии (фактически, это описывает передний

фронт тактирующего сигнала), то значение выхода устанавлива-

ется равным текущему значению входа.

Процессы могут строиться на основе следующих логиче-

ских операторов: IF, CASE, FOR

Шаблон применения IF:

IF <условие> then

-- операторы если выполняется <условие>

Elsif <условие2> then

-- операторы если выполняется <условие2>

Else

-- операторы если не выполнилось ни одно из условий

End IF;

Сначала проверяется условие после ключевого слова IF, ес-

ли оно выполнено, то происходит

выполнение операторов нахо-

дящихся непосредственно под ним, если условие не выполнено,

то проводится проверка 2-го условия, аналогично, в случае его

выполнения проводится выполнение его операторов, иначе пере-

ход к следующему условию. Ели не одно из условий, не выпол-

нилось, выполняются операторы блока Else (обязательной частью

является IF, ветвей elsif и else

может и не быть).

Построение счетчика на основе IF:

IF (rst = '1') then

cnt <= x"0";

elsif (clk'event and clk='1') then

cnt <= cnt + 1;

end IF;

т.е. если сигнал сброса «rst» - в высоком логическом состоянии,

происходит обнуление счетчика с загрузкой в счетчик нулевого зна-

чения, иначе - на каждый такт происходит инкрементация счетчика.

Шаблон оператора CASE:

CASE <выражение> is

Switch <значение1>=>

-- выражение равно

значению1

Switch <значение2>|<значение3>=>

-- выражение равно значению2 или значению3

Switch <значение4> to <значение5>=>

-- значение выражения между значение4 и значение5

When other =>

-- если ни одно из условий не выполнилось

End case;

Оператор CASE удобно использовать для построения де-

шифраторов, например:

CASE in is

Switch “00”=>

Out <= “0001”;

Switch “01”=>

Out <= “0010”;

Switch “10”=>

Out <= “0100”;

Switch “11”=>

Out <= “1000”;

End CASE;

В данном случае «in» является двухразрядной шиной, «out»

- четырехразрядной, каждый разряд которой соответствует опре-

деленной комбинации на входной шине.

Конструкция с FOR имеет следующий общий вид:

FOR <имя_переменной> in <начальное_значение> to <ко-

нечное_значение>

loop

-- тело цикла

End loop;

В данном случае не нужно объявлять внешнюю перемен-

ную, она объявляется неявно при определении тела цикла. Внут-

ри цикла возможно только чтение значения этой переменной, ее

присвоения недопустимы. Использование цикла FOR возможно

для создания регистра сдвига, например, при помощи цикла FOR

производиться сдвиг на один разряд влево:

IF (rst = '1') then

reg <= x"0";

elsif (clk'event and clk='1') then

FOR i in 0 to 3 loop

reg(i+1) <= reg(i);

end loop;

reg(0) <= reg_load;

end IF;

Следует отметить, что не любой код может быть синтезиро-

ван для загрузки в ПЛИС. В общем случае можно сказать, что не-

обходимым требованием для синтеза кода является возможность

создания логической схемы с такой же функциональностью.

2.1.4. Использование шаблонов для формирования модуля

Для ускорения написания модуля в ISE возможно использо-

вание готовых шаблонов основных компонент, таких как счетчи-

ки, триггеры, регистры сдвига и т.д., расположенных в специаль-

ной библиотеке справочных сведений ISE.

Чтобы воспользоваться

шаблоном, необходимо из меню вы-

брать Edit - Language Templates (того же можно добиться, если

воспользоваться кнопкой с изображением лампочки на панели

инструментов). Появиться окно “Language Templates”. Из списка

доступных шаблонов выбрать VHDL - Synthesis Templates и да-

лее провести выбор необходимого элемента. После этого в пра-

вом окне будет содержаться код выбранного элемента. В начале

модуля

может содержаться закомментированный список необхо-

димых для работы кода библиотек. При вставке кода такого мо-

дуля необходимо убедиться, что указанные библиотеки подклю-

чаются к модулю. Затем расположен закомментированный спи-

сок используемых процессом сигналов. И далее находиться непо-

средственно код процесса, реализующий данный компонент.

2.2. Составьте таблицу истинности для простейшего одноразряд-

ного сумматора.

Используя СДНФ (совершенная дизъюнктивная нормальная

форма), составьте логическую функцию, реализующую сумматор

и напишите на языке VHDL соответствующий вариант про-

граммного кода. Откройте проект, выполненный в задании 1, и

убедитесь, что две строки выше введенного кода выражают эту

функцию.

2.3. Предложите другой вариант VHDL-кода для реализации од-

норазрядного сумматора, основанный на использовании

операто-

ра языка, выражающего условие (например, оператора IF).

Примите во внимание, что оператор условного перехода должен

обрабатываться последовательно и для него следует применить

форму описания, называемую процессом (process) с соответст-

вующим списком сигналов запуска (листом чувствительности,

sensitivity list).

2.4. В соответствии с кодом, разработанным в п.2.3., добавьте, в

созданный проект еще один компонент, описывающий однораз-

рядный сумматор. Для этого выполните действия, аналогичные

перечисленным в задании 1, завершив проектирование трансля-

цией проекта для записи в ПЛИС. Примерный вариант про-

граммного кода приведен на рис. 13.

Рис.13 . Фрагмент кода, реализующего одноразрядный сумматор

с помощью блока process.

2.5. Изучите, как реализованы оба варианта на RTL-уровне ре-

сурсов ПЛИС. Для этого выберите пункт Implementation Design

– Syntheses-XST – View RTL Schematic. Объясните, чем обу-

словлены различия реализации схем одноразрядного сумматора в

проекте.

Задание 3. Модульное конструирование. Используя схему одно-

разрядного сумматора, создайте новый проект с

модулем VHDL,

реализующим сумматор с двумя разрядами и битом переноса.

3.1. Предложите и изобразите на бумаге, как, располагая одно-

разрядными сумматорами, создать из них схему двухразрядного

сумматора. Дайте наименования входным выходным и внутрен-

ним сигналам.

3.2. Следуя методике, предложенной в задании 1, и разработан-

ным вами черновиком схемы, создайте новый проект устройства

(например, AND_Module_00.vhd), описываемого на верхнем

уровне на языке VHDL (обратите внимание, что это не схемное

описание, см. рис.7), и добавьте в проект (Add Source…) VHDL-

модуль одноразрядного сумматора.

3.3. Отредактируйте код AND_Module_00.vhd, включив в него

код компонента и задействованных модулей одноразрядных сум-

маторов, как это показано на рис. 14. Выполните проверку кода

(Process - Implement Design – Check Syntax).

Рис. 14 Пример VHDL-кода для включения модулей в проект

3.4. Изучите, как выглядит ваш проект на RTL-уровне (Process -

Implement Design – View RTL Schematic) В открывшемся окне

RTL-схем (см. рис. 15 и 16), используя перемещения по разным

уровням иерархии модуля, сравните схемы модулей сумматоров с

черновиком п.3.1.

Рис. 15. RTL-схема двухразрядного сумматора,

выполненного на основе модулей одноразрядных сумматоров.

Рис. 16. RTL-схема двухразрядного сумматора,

выполненного на основе модулей одноразрядных сумматоров.

3.5. Продумайте, как проверить работу двухразрядного суммато-

ра, симулируя сигналы на входах и проверяя состояния выходов.

Для удобства работы составьте таблицу со всеми возможными

комбинациями входных сигналов и внесите в нее те результаты,

которые должны наблюдаться на выходах.

3.6. Напишите код для выполнения симуляции. Для этого в окне

Sources for установите Sources – Behavioral Simulation и при на-

значении нового компонента в окне New Source Wizard выбери-

те тип модуля VHDL Test Bench. В следующем окне Associate

source назначьте и двух модулей проекта тот

модуль, который

будете тестировать. Внесите в шаблон кода модуля тестирования

требуемые комбинации сигналов и временные задержки между

нами (см. например, рис. 17).

Рис.17. Фрагмент модуля программы тестирования.

3.7. Проверьте синтаксис кода симулирующей программы. Для

этого выберите пункт Process – Xilinx ISE Simulator – Check

Syntax. При указании на ошибки, исправьте их.

3.8. Проверьте, что синтезированная схема двухразрядного сум-

матора работает правильно. Для этого запустите встроеный в ISE